QuartusII : 回路図からVHDLやverilogソースを作る

2007/07/24-

QuartusIIでは、回路図からVHDLやverilog-HDLのソースに変換することができます。
例でお示しします。

FileメニューのCreate/Updateのなかに、Cerate HDL Design File for Current Fileを実行します。

変換されたVHLDファイルとverilog-HDLファイルです。

BIBUNというのは、回路図がこれで、変換後VHDLがこれです。

そしてシミュレーション結果。

回路は例であり、意味の無いものです。

上記ソースを、XILINXツールでコンパイルし、回路図として表示したものです。

BIBUNはこちら。

みなさまのご参考になれば幸いです。