スパルタンU FPGAトレーナ EDX-001
 
  Verilog-HDL サンプル回路


2002/09/12(更新日 )

サンプルT

●仕様
EDX-001の7セグメントLED4つを使い,24時間時計を作成し,この時間をUSBケーブルにてPCで受信します.PCから「*」(0x2A)を送信することで,「21:50」であれば,「21」[50]の2バイトを返信する回路です.押しボタンスイッチCとDを押すことで,時と分を変更できるようにします.1分を1秒とすることで,時間の変化をわかりやすいようにします.


●動作確認
バイナリデータの受信を確認するために,VBのサンプル通信ソフトであるED TERMを利用します.テキストとして,'*'を送信します.タブを「バイナリ」に変更して下さい.'*' を3回押すと,受信データには 21 29 21 30 21 31 (6バイト)と受信しました.また,EDX−001の7セグメントLEDには21時31となっています.


●回路の概要
clock_top トップモジュール
clk_div 分周回路.1秒のクロックイネーブルを生成
clock 00:00 から 24:59 までを分周回路のCEまたはスイッチによって,カウントアップする.
diff_pls 「H」の状態を1周期にする.微分回路のようなもの.
rem_chat 押しボタンスイッチのチャタリングをとる
reply PCからの「*」を判別し,時と分を返信する
usb_arbiter USBの調停回路
seg_ctl 7セグメントコントローラのトップ
SEG_CNT セグメントカウンタ
SEG_DEC セグメントデコーダ
SEG_MUX セグメントのセレクタ (4つのうち1つを選ぶ )

●ダウンロード
ソースファイル (UCFファイルを含む) EDXSPLvrg01_src.zip
ISEのプロジェクト EDXSPLvrg01.zip



サンプル U 〜作成中〜


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